AMD Bobcat

bumbarashek · 27.03.2013, 00:42

Ребята подскажите пожалуйста у каких процессоров amd в основе лежит архитектура bobcat?кто может помочь составить структурную нотацию для любого такого процессора?)

Aleksan · 27.03.2013, 02:56

Цитата:

Сообщение от bumbarashek

Ребята подскажите пожалуйста у каких процессоров amd в основе лежит архитектура bobcat?кто может помочь составить структурную нотацию для любого такого процессора?)

AMD E-350 (Zacate) и C50 (Ontario)

А зачем нотация?

bumbarashek · 27.03.2013, 12:26

Нотация чтобы кратко изложить все примочки процессора, по примеру такого:
P CISC ( i8086 )= I p 16 [B 16 –16 Rg 14*16] –20 M 1M*16
C(Sun SPARC T5220) = {P(Ultra SPARC T2) ↔ M 4Gb(FB-DIMM) 667MHz, ILOM (2PCIE | PCIEXAUI), IO}
где P(Ultra SPARC T2) - процессор
M4Gb(FB-DIMM) – модуль оперативной памяти;
работающий на частоте 667 МHz;
ILOM – процессор сервиса;
PCIE – разъем на материнской плате для 2x PCI-E 8x b,
2x PCI-E 4x, 2x PCI-E 4x;
PCIEXAUI - разъем PCIEXAUI;
IO – подсистема ввода-вывода.

Aleksan · 28.03.2013, 03:46

Нотация, это не "чтобы", а "краткое изложение <и далее по тексту>".

Зачем тебе нужна нотация? Курсовик? Контрольная? ...?

bumbarashek · 29.03.2013, 11:39

для реферата)у меня просто тема архитектура amd bobcat и нужно для любого проца на этих ядрах написать нотация, хоть и есть вроде описание, но не могу выделить как там что соединяется и т.д.(

bumbarashek · 29.03.2013, 15:33

я тут что-то сделал,если поможете расставить корректно связи или дать какие то замечания буду рад)
P(amd e - 350) =2 Core86-Ip64[{Bp,Fp}-Br-Csh] - I(LSU)-Grp-2M(DDR3)
Bp- устройство исполнения целочисленных операций
Fp-устроства исполнения операций с плавающей точкой
Br-блок предсказаний переходов
LSU-Load Store Unit взаимодействует с блоком шины (Bus Unit) и через него с кэшем второго уровня
Grp(Radeon HD 6310)=
Br=I[2M(BTB)]- Rg(GBHR26)-BHT
GBHR- 26-битный регистр глобальной истории
BHT-таблица историй переходов
Csh=Csh1-Csh2
Csh1=CshC32[I(TLBc)-M]-CshD32[I(TLBd)-M]
TLB- буфер быстрого преобразования адреса
Csh2=2CshD512[I(TLBd)-M]-E(ECC)-E(TWE)
ECC-код с коррекцией ошибок (error correction code)
TWE- транслятор виртуальных адресов (table walk engine)

27.03.2013, 00:42	#1 (permalink)
bumbarashek Новичок Регистрация: 27.03.2013 Сообщений: 4 Сказал(а) спасибо: 0 Поблагодарили 0 раз(а) в 0 сообщениях Репутация: 10	AMD Bobcat Ребята подскажите пожалуйста у каких процессоров amd в основе лежит архитектура bobcat?кто может помочь составить структурную нотацию для любого такого процессора?)

27.03.2013, 12:26	#3 (permalink)
bumbarashek Новичок Регистрация: 27.03.2013 Сообщений: 4 Сказал(а) спасибо: 0 Поблагодарили 0 раз(а) в 0 сообщениях Репутация: 10	Нотация чтобы кратко изложить все примочки процессора, по примеру такого: P CISC ( i8086 )= I p 16 [B 16 –16 Rg 1416] –20 M 1M16 C(Sun SPARC T5220) = {P(Ultra SPARC T2) ↔ M 4Gb(FB-DIMM) 667MHz, ILOM (2PCIE \| PCIEXAUI), IO} где P(Ultra SPARC T2) - процессор M4Gb(FB-DIMM) – модуль оперативной памяти; работающий на частоте 667 МHz; ILOM – процессор сервиса; PCIE – разъем на материнской плате для 2x PCI-E 8x b, 2x PCI-E 4x, 2x PCI-E 4x; PCIEXAUI - разъем PCIEXAUI; IO – подсистема ввода-вывода.

28.03.2013, 03:46	#4 (permalink)
Aleksan IT - Specialist Регистрация: 08.12.2007 Сообщений: 6,815 Сказал(а) спасибо: 0 Поблагодарили 0 раз(а) в 0 сообщениях Репутация: 6316	Нотация, это не "чтобы", а "краткое изложение <и далее по тексту>". Зачем тебе нужна нотация? Курсовик? Контрольная? ...?

29.03.2013, 11:39	#5 (permalink)
bumbarashek Новичок Регистрация: 27.03.2013 Сообщений: 4 Сказал(а) спасибо: 0 Поблагодарили 0 раз(а) в 0 сообщениях Репутация: 10	для реферата)у меня просто тема архитектура amd bobcat и нужно для любого проца на этих ядрах написать нотация, хоть и есть вроде описание, но не могу выделить как там что соединяется и т.д.(

Ads
Яндекс Member Регистрация: 31.10.2006 Сообщений: 40200 Записей в дневнике: 0 Сказал(а) спасибо: 0 Поблагодарили 0 раз(а) в 0 сообщениях Репутация: 55070

29.03.2013, 15:33	#6 (permalink)
bumbarashek Новичок Регистрация: 27.03.2013 Сообщений: 4 Сказал(а) спасибо: 0 Поблагодарили 0 раз(а) в 0 сообщениях Репутация: 10	я тут что-то сделал,если поможете расставить корректно связи или дать какие то замечания буду рад) P(amd e - 350) =2 Core86-Ip64[{Bp,Fp}-Br-Csh] - I(LSU)-Grp-2M(DDR3) Bp- устройство исполнения целочисленных операций Fp-устроства исполнения операций с плавающей точкой Br-блок предсказаний переходов LSU-Load Store Unit взаимодействует с блоком шины (Bus Unit) и через него с кэшем второго уровня Grp(Radeon HD 6310)= Br=I[2M(BTB)]- Rg(GBHR26)-BHT GBHR- 26-битный регистр глобальной истории BHT-таблица историй переходов Csh=Csh1-Csh2 Csh1=CshC32[I(TLBc)-M]-CshD32[I(TLBd)-M] TLB- буфер быстрого преобразования адреса Csh2=2CshD512[I(TLBd)-M]-E(ECC)-E(TWE) ECC-код с коррекцией ошибок (error correction code) TWE- транслятор виртуальных адресов (table walk engine)